// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_ap_sdi_axim_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:13 Create file
// ******************************************************************************

#ifndef __HIPCIEC_AP_SDI_AXIM_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_AP_SDI_AXIM_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_SDI1_SMMU_BYPASS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_SDI1_SMMU_BYPASS_OFFSET 3
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_SDI0_SMMU_BYPASS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_SDI0_SMMU_BYPASS_OFFSET 2
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_DMA_SMMU_BYPASS_LEN     1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_IEP_DMA_SMMU_BYPASS_OFFSET  1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SMMU_BYPASS_LEN         1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SMMU_BYPASS_OFFSET      0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PQ_ID_MAP_MODE_LEN    2
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PQ_ID_MAP_MODE_OFFSET 2
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PQ_ODR_MODE_LEN       2
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PQ_ODR_MODE_OFFSET    0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_ETH_CFG_SNPATTR_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_ETH_CFG_SNPATTR_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_ETH_CFG_CACHE_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_ETH_CFG_CACHE_OFFSET   0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_3_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_3_OFFSET 28
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_3_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_3_OFFSET   24
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_2_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_2_OFFSET 20
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_2_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_2_OFFSET   16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_1_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_1_OFFSET 12
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_1_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_1_OFFSET   8
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_0_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_SNPATTR_0_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_0_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_CACHE_0_OFFSET   0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_0_H_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_0_H_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_0_L_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_0_L_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_1_H_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_1_H_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_1_L_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_1_L_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_2_H_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAW_2_H_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_2_L_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_DMA_MEM_DAT_2_L_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_0_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_0_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_0_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_0_OFFSET   0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_1_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_1_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_1_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_1_OFFSET   0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_2_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_SNPATTR_2_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_2_LEN      4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_CACHE_2_OFFSET   0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_LL_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_LL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_LH_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_LH_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_HL_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_HL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_HH_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_0_HH_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_LL_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_LL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_LH_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_LH_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_HL_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_HL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_HH_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_MCTP_MEM_DAW_1_HH_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_OFFSET 6
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_RDATA_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_RDATA_RECEIVE_OFFSET 5
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_PQ_SBM_ECC_MULBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_PQ_SBM_ECC_MULBIT_OFFSET     3
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_PQ_SBM_ECC_ONEBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_PQ_SBM_ECC_ONEBIT_OFFSET     2
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_OFFSET    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_OFFSET    0

#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_SDI_AXIM_LEN                 25
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_SDI_AXIM_OFFSET              7
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_OFFSET 6
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_RDATA_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_RDATA_RECEIVE_OFFSET 5
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_PQ_SBM_ECC_MULBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_PQ_SBM_ECC_MULBIT_OFFSET     3
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_PQ_SBM_ECC_ONEBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_PQ_SBM_ECC_ONEBIT_OFFSET     2
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_OFFSET    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_OFFSET    0

#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_OFFSET 6
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_RDATA_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_RDATA_RECEIVE_OFFSET 5
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_PQ_SBM_ECC_MULBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_PQ_SBM_ECC_MULBIT_OFFSET     3
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_PQ_SBM_ECC_ONEBIT_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_PQ_SBM_ECC_ONEBIT_OFFSET     2
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_NPQ_SBM_ECC_MULBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_NPQ_SBM_ECC_MULBIT_OFFSET    1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_OFFSET    0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_INJECT_LEN     2
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_INJECT_OFFSET  2
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_INJECT_LEN    2
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_INJECT_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_CNT_LEN     4
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_CNT_OFFSET  12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_ADDR_LEN    12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_ECC_ADDR_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_CNT_LEN     4
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_CNT_OFFSET  12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_ADDR_LEN    12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_ECC_ADDR_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_STATE_LEN    17
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_SBM_STATE_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_DISP_STATE_LEN     12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_DISP_STATE_OFFSET  16
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_DISP_STATE_LEN    12
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_DISP_STATE_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_PORT_STATE_LEN     8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_PORT_STATE_OFFSET  8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_PORT_STATE_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_PORT_STATE_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SEND_RO_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SEND_RO_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_RO_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_RO_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_RO_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_SBM_RO_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RO_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RO_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_EN_LEN      1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_EN_OFFSET   8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_QIDX_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_QIDX_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_RO_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_NPQ_TBL_RD_RO_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_EN_LEN      1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_EN_OFFSET   8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_QIDX_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_QIDX_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_RO_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_PQ_TBL_RD_RO_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_EN_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_EN_OFFSET    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_P_SEL_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_P_SEL_OFFSET 7
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_QIDX_LEN     7
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_QIDX_OFFSET  0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_HDR_BUF_RD_RO_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_TLB_ABORT_P_CNT_LEN     8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_TLB_ABORT_P_CNT_OFFSET  8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_TLB_ABORT_NP_CNT_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_TLB_ABORT_NP_CNT_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_AXUSER_UPDATE_EN_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_AXUSER_UPDATE_EN_OFFSET     8
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_LAT_STAT_WR_EN_LEN          1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_LAT_STAT_WR_EN_OFFSET       5
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_LAT_STAT_RD_EN_LEN          1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_LAT_STAT_RD_EN_OFFSET       4
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PARTIAL_WRITE_64BYTE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_PARTIAL_WRITE_64BYTE_OFFSET 3
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_EN_WR_256BYTE_LEN           1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_EN_WR_256BYTE_OFFSET        2
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_EN_RD_256BYTE_LEN           1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_EN_RD_256BYTE_OFFSET        1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_SHUTDOWN_REQ_LEN            1
#define HIPCIEC_AP_SDI_AXIM_REG_CTRL_SHUTDOWN_REQ_OFFSET         0

#define HIPCIEC_AP_SDI_AXIM_REG_MAX_WR_TRANS_CTRL_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_WR_TRANS_CTRL_OFFSET 8
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_RD_TRANS_CTRL_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_RD_TRANS_CTRL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_AWQOS_CTRL_LEN    4
#define HIPCIEC_AP_SDI_AXIM_REG_AWQOS_CTRL_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_ARQOS_CTRL_LEN    4
#define HIPCIEC_AP_SDI_AXIM_REG_ARQOS_CTRL_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STASH_MODE_LEN           1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STASH_MODE_OFFSET        11
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_TYPE_MODE_LEN            2
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_TYPE_MODE_OFFSET         8
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_CLEANINVALID_MODE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_CLEANINVALID_MODE_OFFSET 5
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_FNA_MODE_LEN             1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_FNA_MODE_OFFSET          4
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_FA_MODE_LEN              2
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_FA_MODE_OFFSET           2
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_SSV_MODE_LEN             1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_SSV_MODE_OFFSET          1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STRMID_MODE_LEN          1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STRMID_MODE_OFFSET       0

#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STRMID_SET_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_STRMID_SET_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_SSV_SET_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_ARUSER_SSV_SET_OFFSET 16

#define HIPCIEC_AP_SDI_AXIM_REG_CFG_READCLEAN_THRESHOLD_LEN    4
#define HIPCIEC_AP_SDI_AXIM_REG_CFG_READCLEAN_THRESHOLD_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STASH_MODE_LEN     1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STASH_MODE_OFFSET  11
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SO_MODE_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SO_MODE_OFFSET     10
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_TYPE_MODE_LEN      2
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_TYPE_MODE_OFFSET   8
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FP_MODE_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FP_MODE_OFFSET     6
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FNA_MODE_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FNA_MODE_OFFSET    4
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FA_MODE_LEN        2
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_FA_MODE_OFFSET     2
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SSV_MODE_LEN       1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SSV_MODE_OFFSET    1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STRMID_MODE_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STRMID_MODE_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STRMID_SET_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STRMID_SET_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SSV_SET_LEN      1
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SSV_SET_OFFSET   16
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SO_SET_LEN       4
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_SO_SET_OFFSET    12
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STASH_SET_LEN    11
#define HIPCIEC_AP_SDI_AXIM_REG_AWUSER_STASH_SET_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CFG_SO_VIOLATE_THRESHOLD_LEN    4
#define HIPCIEC_AP_SDI_AXIM_REG_CFG_SO_VIOLATE_THRESHOLD_OFFSET 4
#define HIPCIEC_AP_SDI_AXIM_REG_CFG_SO_WR_OPTIMIZE_LEN          1
#define HIPCIEC_AP_SDI_AXIM_REG_CFG_SO_WR_OPTIMIZE_OFFSET       0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_MAX_WR_TRANS_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_MAX_WR_TRANS_OFFSET 8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_MAX_RD_TRANS_LEN    8
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_MAX_RD_TRANS_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_AT_DATA_VALID_STS_LEN     1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_AT_DATA_VALID_STS_OFFSET  4
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_ODR_DATA_VALID_STS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_ODR_DATA_VALID_STS_OFFSET 3
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_DAT_WVALID_STS_LEN        1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_DAT_WVALID_STS_OFFSET     2
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_ODR_SBM_REQ_STS_LEN          1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_ODR_SBM_REQ_STS_OFFSET       1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_DAT_REQ_STS_LEN           1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_DAT_REQ_STS_OFFSET        0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WDATA_ERROR_STS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WDATA_ERROR_STS_OFFSET 3
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_BRESP_ERROR_STS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_BRESP_ERROR_STS_OFFSET 2
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RDATA_ERROR_STS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RDATA_ERROR_STS_OFFSET 1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RRESP_ERROR_STS_LEN    1
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RRESP_ERROR_STS_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_GEN_REQ_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_GEN_REQ_OFFSET 16
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_GEN_REQ_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_GEN_REQ_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_RD_TXID_STS_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_CURR_WR_TXID_STS_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_RRESP_CONFLICT_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_BRESP_CONFLICT_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_MAX_MEM_RD_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_MEM_RD_LATENCY_OFFSET 16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_MEM_RD_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_MEM_RD_LATENCY_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_MAX_P2P_RD_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_P2P_RD_LATENCY_OFFSET 16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_P2P_RD_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_P2P_RD_LATENCY_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_MAX_MEM_WR_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_MEM_WR_LATENCY_OFFSET 16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_MEM_WR_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_MEM_WR_LATENCY_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_MAX_P2P_WR_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_MAX_P2P_WR_LATENCY_OFFSET 16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_P2P_WR_LATENCY_LEN    16
#define HIPCIEC_AP_SDI_AXIM_REG_AVA_P2P_WR_LATENCY_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_RD_TLP_PAYLOAD_3_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_0_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_0_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_1_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_1_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_2_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_2_OFFSET 0

#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_3_LEN    32
#define HIPCIEC_AP_SDI_AXIM_REG_DFX_WR_TLP_PAYLOAD_3_OFFSET 0

#endif // __HIPCIEC_AP_SDI_AXIM_REG_REG_OFFSET_FIELD_H__
